Snoopy @ArtgraphicsKaz
💼現在：アートグラフィックス。📌話題：雑談。📗著書：SystemVerilog入門、SystemVerilogによる検証の基礎、実践UVM入門、検証のためのSystemVerilogプログラミング、SystemVerilog超入門。SystemVerilogによる論理合成（近刊）。 Joined January 2020-
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設計分野でも検証分野でも拡張性・保守性を考慮する必要がありますが、SystemVerilogではそれは可能です。
条件判定の一部としてアダーを使用すると、アダーの一部の機能しか活用されない場合があります。SystemVerilogで例を紹介します。
SystemVerilogにはショートサーキット評価をするオペレータがある事をご存じだと思います。そのショートサーキットオペレータはシミュレータだけのものではなく論理を最適化する手段でもあります。詳細は、『SystemVerilog雑談』を見て下さい。
何行にも渡るメッセージを文字列として定義するためには、SystemVerilogでは"""..."""を使用すると良いです。
ビット処理をループで記述するのも珍しい事ではありませんが、気を付けないと冗長な表現をする事があります。SystemVerilogの例を紹介します。
初期化を伴うループ処理では、ループ回数を一回減らせる場合があります。SystemVerilogの典型的な記述で例示します。
【初心者向け】簡単なクイズ（むしろ、なぞなぞ）を試してみましょう。1ビットの信号aとbがあるとします。それらの信号のAND、XOR、および和を求める計算をSystemVerilogの一行で表現してください。
SystemVerilogは仕様面において大きな進化を遂げました。しかし、UVMのような優れた検証パッケージは存在しますが、個々の開発技術に目を向けるとVerilog時代とあまり変化がないようにも見えます。
SystemVerilogの初歩的な機能は意外と忘れがちです。この際、思い出しておきましょう。「連休は家にいる」という人が37％だそうです。もし37%派であれば復習してください。
SystemVerilogの学習初期段階では、ブロッキングとノンブロッキング代入文の相違を理解し難いものです。しかし、必須の概念なので確実な理解が必要です。初心者は『ブロッキングとノンブロッキング代入文の相違』をダウンロードして例題を解いてみると良いです。
組み合わせ回路であろうとシーケンシャル回路であろうと、シミュレータの観点からは、always @(...)で書かれた回路です。その回路の検証は、always @(...)の待ち状態が有効になってからでないと開始できません。その原理原則を保証する機能はSystemVerilogのfork/join_noneです。
SystemVerilogによる検証となるとピンからキリまでの機能を使えます。ピンといえば、アサーションやファンクショナルカバレッジかも知れません。キリといえば、位が低い意味ではなく細かな制御をできる意味において、シーケンスとディレーがあります。特に、サイクルディレーは便利です。
AND、OR、INVは素朴な機能を持つ回路ですが、ANDとORにINVを活用すると複合機能を持つ回路に変化します。SystemVerilogを使用して、簡単な例を示します。
ハードウェア記述言語に使用されるリテラルは、ハードウェア種別を限定する機能を持ちます。SystemVerilogにより例示します。
case/casex文を使用すると比較式を一度指定するだけで済みますが、if文や式では比較式を何度も指定しがちです。特に、比較がOR(||)を伴う時には冗長な表現になります。そのような時には、SystemVerilogではinsideオペレータを使用すると効果的です。
SystemVerilogには多くの機能が備えられていますが、適切な機能を使用すると論理合成の性能を向上させると共に最適化に要する処理時間を短縮できます。
SystemVerilogのサブクラスでカバーグループを拡張できますが、クラスを拡張する場合と多少異なります。サブクラスではカバーグループのインスタンスを作らずに、ベースクラスのコンストラクタを呼び出して作って貰います。
SystemVerilogのalways_combは便利ですが、慣れるまで初心者はセンシティビティリストを自身で計算して求めた方が良いです。
ハードウェア記述言語は便利である一方、回路生成に無頓着になってしまう危険性もあります。SystemVerilogにより例示します。
Adam Zhang @Adam_DashThru
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